【**企業(yè)認(rèn)定】微電子技術(shù)的領(lǐng)域

時(shí)間：2021-06-01作者：企信萬(wàn)家（北京）科技有限公司瀏覽：180

1、集成電路設(shè)計(jì)技術(shù)

自主品牌ICCAD工具版本優(yōu)化和技術(shù)提升，包括設(shè)計(jì)環(huán)境管理器、原理圖編輯、版圖編輯、自動(dòng)版圖生成、版圖驗(yàn)證以及參數(shù)提取與反標(biāo)等工具；器件模型、參數(shù)提取以及仿真工具等**技術(shù)。

2、集成電路產(chǎn)品設(shè)計(jì)技術(shù)

音視頻電路、電源電路等量大面廣的集成電路產(chǎn)品設(shè)計(jì)開發(fā)；**集成電路芯片開發(fā)；具有自主知識(shí)產(chǎn)權(quán)的**通用芯片CPU、DSP等的開發(fā)與產(chǎn)業(yè)化；符合國(guó)家標(biāo)準(zhǔn)、具有自主知識(shí)產(chǎn)權(quán)、重點(diǎn)整機(jī)配套的集成電路產(chǎn)品，3G移動(dòng)終端電路、數(shù)字電視電路、無線局域網(wǎng)電路等。

3、集成電路封裝技術(shù)

小外型有引線扁平封裝（SOP）、四邊有引線塑料扁平封裝（PQFP）、有引線塑封芯片載體（PLCC）等高密度塑封的大生產(chǎn)技術(shù)研究，成品率達(dá)到99%以上；新型的封裝形式，包括采用薄型載帶封裝、塑料針柵陣列（PGA）、球柵陣列（PBGA）、多芯片組裝（MCM）、芯片倒裝焊（FlipChip）、WLP（Wafer Level Package），CSMP（Chip Size Module Package），3D（3 Dimension）等封裝工藝技術(shù)。

4、集成電路測(cè)試技術(shù)

集成電路品種的測(cè)試軟件，包括圓片（Wafer）測(cè)試及成品測(cè)試。芯片設(shè)計(jì)分析驗(yàn)證測(cè)試軟件；提高集成電路測(cè)試系統(tǒng)使用效率的軟/硬件工具、設(shè)計(jì)測(cè)試自動(dòng)連接工具等。

5、集成電路芯片制造技術(shù)

CMOS工藝技術(shù)、CMOS加工技術(shù)、BiCMOS技術(shù)、以及各種與CMOS兼容工藝的SoC產(chǎn)品的工業(yè)化技術(shù)；雙較型工藝技術(shù)，CMOS加工技術(shù)與BiCMOS加工技術(shù)；寬帶隙半導(dǎo)體基集成電路工藝技術(shù)；電力電子集成器件工藝技術(shù)。

6、集成光電子器件技術(shù)

半導(dǎo)體大功率高速激光器；大功率泵浦激光器；高速PIN-FET模塊；陣列探測(cè)器；10Gbit/s-40Gbit/s光**及接收模塊；用于高傳輸速率多模光纖技術(shù)的光**與接收器件；非線性光電器件；平面波導(dǎo)器件（PLC）（包括CWDM復(fù)用/解復(fù)用、OADM分插復(fù)用、光開關(guān)、可調(diào)光衰減器等）。


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  詞條說明

• **企業(yè)認(rèn)定成功的好處

  1）**企業(yè)認(rèn)定企業(yè)研發(fā)費(fèi)用的投入可享受加計(jì)扣除優(yōu)惠政策（投入攤銷到成本合法減稅）；2）企業(yè)享受所得稅稅收由25％降低到15％的優(yōu)惠政策；3）享受省市資金補(bǔ)助（具體參考各省市的獎(jiǎng)勵(lì)政策）；4）增強(qiáng)公司美譽(yù)度，提高企業(yè)形象；5）**列入**采購(gòu)名單；6）增加招投標(biāo)力度；7）享受**貸款政策；8）企業(yè)再投入固定資產(chǎn)時(shí)可抵扣增值稅進(jìn)項(xiàng)稅；9）可以**建立企業(yè)科協(xié)，并獲得相關(guān)的科技獎(jiǎng)勵(lì)及協(xié)助攻關(guān)技術(shù)難

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